65 nm 공정

65 nm 공정은 대량 CMOS (MOSFET) 반도체 제조에 사용되는 고급 포토리소그래피 반도체 노드이다. 인쇄된 선폭(즉, 트랜지스터 게이트 길이)은 명목상 65 나노미터 공정에서 25 nm까지 낮아질 수 있는 반면, 두 선 사이의 피치는 130 nm보다 클 수 있다.^[1]

공정 노드

비교하자면, 세포의 리보솜은 끝에서 끝까지 약 20 nm이다. 벌크 규소 결정은 0.543 nm의 격자 상수를 가지므로, 이러한 트랜지스터는 약 100 원자 크기이다. 2007년 9월까지 인텔, AMD, IBM, UMC 및 차터드도 65 nm 칩을 생산하고 있었다.

특징 크기가 65 nm 이하로 그려질 수 있지만, 리소그래피에 사용되는 빛의 파장은 193 nm 및 248 nm이다. 서브-파장 특징의 제작에는 광학 근접 보정 및 위상 변이 마스크와 같은 특수 이미징 기술이 필요하다. 이러한 기술의 비용은 서브-파장 반도체 제품 제조 비용을 상당히 증가시키며, 비용은 각 발전하는 기술 노드에 따라 기하급수적으로 증가한다. 또한, 이러한 비용은 최소 피치에서 인쇄해야 하는 마스크 레이어 수가 증가하고, 기술의 최첨단에서 많은 레이어를 인쇄하여 수율이 감소함으로써 배가된다. 새로운 집적회로 설계의 경우, 이는 프로토타이핑 및 생산 비용에 영향을 미친다.

또 다른 중요한 치수인 게이트 두께는 1.2 nm(인텔)까지 감소한다. 몇 개의 원자만이 트랜지스터의 "스위치" 부분을 절연시켜 전하가 그 사이로 흐르게 한다. 이 원치 않는 누설은 양자 터널링에 의해 발생한다. 고유전율 게이트 유전체의 새로운 화학은 기판 바이어스 및 다중 임계 전압을 포함한 기존 기술과 결합되어 누설이 전력 소비를 지나치게 증가시키는 것을 방지해야 한다.

2002년, 2004년, 2005년 IEDM의 인텔 논문은 트랜지스터 크기가 더 이상 다른 특징 치수와 함께 스케일링되지 않는 산업 동향을 보여준다(게이트 폭은 90 nm에서 65 nm 기술로 가면서 220 nm에서 210 nm로만 변경되었다). 그러나 인터커넥트(금속 및 폴리 피치)는 계속 축소되어 칩 면적과 칩 비용을 줄이고, 트랜지스터 간 거리를 단축하여 이전 노드에 비해 더 높은 성능과 복잡성을 가진 장치를 제공한다. 인텔의 65nm 공정은 평방 밀리미터당 208만 개의 트랜지스터(MTr/mm2) 밀도를 가진다.^[2]

예제: 후지쯔의 65 nm 공정

게이트 길이: 30 nm (고성능) ~ 50 nm (저전력)
코어 전압: 1.0 V
나노 클러스터링 실리카를 초저유전율 유전체 (κ=2.25)로 사용하는 11개의 구리 인터커넥트(Cu interconnect) 층
메탈 1 피치: 180 nm
니켈 실리사이드 소스/드레인
게이트 산화막 두께: 1.9 nm (n), 2.1 nm (p)

실제로는 두 가지 버전의 공정이 있다: 고성능에 초점을 맞춘 CS200과 저전력에 초점을 맞춘 CS200A.

^[3]^[4]

65 나노미터 제조 공정을 적용한 프로세서

소니/도시바 EE+GS (PStwo)^[5] – 2005
인텔 코어 – 2006-01-05
인텔 펜티엄 4 (시더 밀) – 2006-01-16
인텔 펜티엄 D 900 시리즈 – 2006-01-16
인텔 제온 (소사만) – 2006-03-14
인텔 셀러론 D (시더 밀 코어) – 2006-05-28
인텔 코어 2 – 2006-07-27
AMD 애슬론 64 시리즈 (리마부터) – 2007-02-20
AMD 튜리온 64 X2 시리즈 (타일러부터) – 2007-05-07
NVIDIA 지포스 8800GT GPU – 2007-10-29
소니/도시바/IBM 셀 (플레이스테이션 3) (업데이트) – 2007-10-30
선 울트라스팍 T2 – 2007–10
AMD 페넘 시리즈
IBM의 z10
IBM "로키" Xbox 360 프로세서 – 2007
TI OMAP 3 제품군^[6] – 2008-02
비아 나노 – 2008-05
AMD Turion Ultra – 2008-06^[7]
룽손 – 2009
니콘 엑스피드 2 – 2010
MCST 엘브루스 4C – 2014^[8]
SRISA 1890VM9Ya – 2016^[9]
CDTA – 2025

각주

↑ 2006 industry roadmap 보관됨 9월 27, 2007 - 웨이백 머신, Table 40a.
↑ “Intel's 10nm Cannon Lake and Core i3-8121U Deep Dive Review”. 2019년 1월 30일에 원본 문서에서 보존된 문서.
↑ “Fujitsu Introduces World-class 65-Nanometer Process Technology for Advanced Server, Mobile Applications” (보도 자료). 《Fujitsu》. Sunnyvale, CA. 2005년 9월 20일. 2011년 9월 27일에 원본 문서에서 보존된 문서. 2008년 8월 10일에 확인함.
↑ Kim, Paul (2006년 2월 7일). 《65nm CMOS Process Technology》 (PDF). DesignCon. 《Fujitsu》.
↑ “ソニー、65nm対応の半導体設備を導入。3年間で2,000億円の投資”. 《pc.watch.impress.co.jp》. 2016년 8월 13일에 원본 문서에서 보존된 문서.
↑ “OMAP 3 family of multimedia applications processors” (PDF). 《Texas Instruments》. 2007. 1쪽.
↑ Gruener, Wolfgang (2007년 5월 3일). “AMD preps 65 nm Turion X2 processors”. 《TG Daily》. 2007년 9월 13일에 원본 문서에서 보존된 문서. 2008년 3월 4일에 확인함.
↑ “Microprocessor Elbrus-4C”.
↑ “ФГУ ФНЦ НИИСИ РАН: Разработка СБИС”.

출처

“Intel to cut Prescott leakage by 75% at 65nm”. The Register. 2004년 8월 31일. 2007년 8월 25일에 확인함.
Engineering Sample of the "Yonah" core Pentium M, IDF Spring 2005, ExtremeTech
“AMD's 65 nano silicon ready to roll”. The Inquirer. 2005년 9월 2일. 2005년 11월 25일에 원본 문서에서 보존된 문서. 2007년 8월 25일에 확인함.

이전
90 nm 공정

MOSFET 제조 공정

다음
45 nm 공정

[1] 2006 industry roadmap 보관됨 9월 27, 2007 - 웨이백 머신, Table 40a.

[2] “Intel's 10nm Cannon Lake and Core i3-8121U Deep Dive Review”. 2019년 1월 30일에 원본 문서에서 보존된 문서.

[3] “Fujitsu Introduces World-class 65-Nanometer Process Technology for Advanced Server, Mobile Applications” (보도 자료). 《Fujitsu》. Sunnyvale, CA. 2005년 9월 20일. 2011년 9월 27일에 원본 문서에서 보존된 문서. 2008년 8월 10일에 확인함.

[4] Kim, Paul (2006년 2월 7일). 《65nm CMOS Process Technology》 (PDF). DesignCon. 《Fujitsu》.

[5] “ソニー、65nm対応の半導体設備を導入。3年間で2,000億円の投資”. 《pc.watch.impress.co.jp》. 2016년 8월 13일에 원본 문서에서 보존된 문서.

[6] “OMAP 3 family of multimedia applications processors” (PDF). 《Texas Instruments》. 2007. 1쪽.

[7] Gruener, Wolfgang (2007년 5월 3일). “AMD preps 65 nm Turion X2 processors”. 《TG Daily》. 2007년 9월 13일에 원본 문서에서 보존된 문서. 2008년 3월 4일에 확인함.

[8] “Microprocessor Elbrus-4C”.

[9] “ФГУ ФНЦ НИИСИ РАН: Разработка СБИС”.

[1]

[2]

[3]

[4]

[5]

[6]

[7]

[8]

[9]

반도체 소자 제조
파일:4-fach-NAND-C10.JPG
MOSFET 스케일링 (공정 노드)
010 µm – 1971 006 µm – 1974 003 µm – 1977 1.5 µm – 1981 001 µm – 1984 800 nm – 1987 600 nm – 1990 350 nm – 1993 250 nm – 1996 180 nm – 1999 130 nm – 2001 090 nm – 2003 065 nm – 2005 045 nm – 2007 032 nm – 2009 022 nm – 2012 014 nm – 2014 010 nm – 2016 007 nm – 2018 005 nm – 2020 003 nm – 2022
미래 002 nm – 2025 001 nm – 2027
하프 노드 집적도 CMOS 소자 (멀티게이트) 무어의 법칙 반도체 산업 나노전자
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