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90 nm 공정

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90 nm 공정은 반도체 제조에서 최소 피처 크기가 90 나노미터인 집적 회로를 만드는 데 사용되는 기술을 의미한다. 이는 이전 130 nm 공정에 비해 발전된 기술이었다. 결국, 65 nm 공정, 45 nm 공정, 32 nm 공정과 같은 더 작은 공정 노드로 대체되었다.

이것은 2003년에서 2005년 사이에 도시바, 소니그룹, 삼성그룹, IBM, 인텔, 후지쯔, TSMC, 엘피다, AMD, 인피니온, 텍사스 인스트루먼트 및 마이크론 테크놀로지를 포함한 반도체 회사들에 의해 상용화되었다.

90 nm 값의 기원은 역사적이며, 2~3년마다 70% 축소되는 경향을 반영한다. 명칭은 국제 반도체 기술 로드맵(ITRS)에 의해 공식적으로 결정된다.

90 nm 노드에서는 300 mm 웨이퍼 크기가 주류가 되었다. 이전 웨이퍼 크기는 직경 200 mm였다.

193 nm 파장은 90 nm 노드에서 주로 중요한 층의 리소그래피를 위해 많은 (그러나 전부는 아닌) 회사에서 도입되었다. 이 전환과 관련된 수율 문제(새로운 포토레지스트의 사용으로 인해)는 이 전환과 관련된 높은 비용에 반영되었다.

적어도 1997년 이후 "공정 노드"는 순전히 마케팅을 기반으로 명명되었으며, 집적 회로의 치수와는 관련이 없다.[1] "90nm" 장치의 게이트 길이, 금속 피치 또는 게이트 피치 중 어느 것도 90 나노미터가 아니다.[2][3][4][5]

역사

90 nm 규소 MOSFET은 1988년 MIT의 이란인 엔지니어 가밤 샤히디(이후 IBM 이사)가 D.A. 안토니아디스와 H.I. 스미스와 함께 제조했다. 이 소자는 X선 리소그래피를 사용하여 제조되었다.[6]

도시바, 소니 및 삼성은 2001년–2002년 동안 90 nm 공정을 개발했으며, 2002년 도시바의 EDRAM과 삼성의 2 Gb NAND 플래시 메모리에 도입되었다.[7][8] IBM은 샤히디가 개발을 주도한 90 nm 실리콘 온 인슐레이터 (SOI) CMOS 공정을 2002년에 시연했다. 같은 해, 인텔은 90 nm 변형 실리콘 공정을 시연했다.[9] 후지쯔는 2003년에 90 nm 공정을 상업적으로 도입했으며[10] TSMC가 2004년에 뒤를 이었다.[11]

마이크론 테크놀로지의 구르테즈 싱 산두는 DRAM 메모리 장치를 위한 원자층 증착 하이-k 박막 개발을 시작했다. 이는 90 nm 노드 DRAM부터 시작하여 반도체 메모리의 비용 효율적인 구현을 이끌었다.[12]

인텔의 90nm 공정은 제곱밀리미터당 145만 개의 트랜지스터(MTr/mm2) 밀도를 가지고 있다.[13]

예시: 엘피다 90 nm DDR2 SDRAM 공정

엘피다 메모리의 90 nm DDR2 SDRAM 공정.[14]

  • 300 mm 웨이퍼 크기 사용
  • 광 근접 보정을 사용한 KrF (248 nm) 리소그래피 사용
  • 512 Mbit
  • 1.8 V 작동
  • 이전 110 nm 및 100 nm 공정의 파생물

90 nm 공정 기술을 사용하는 프로세서

각주

  1. ↑ “No More Nanometers – EEJournal”. 2020년 7월 23일. 
  2. ↑ Shukla, Priyank. “A Brief History of Process Node Evolution”. 《design-reuse.com》. 2019년 7월 9일에 확인함. 
  3. ↑ Hruska, Joel (2014년 6월 23일). “14nm, 7nm, 5nm: How low can CMOS go? It depends if you ask the engineers or the economists...”. 《ExtremeTech》. 
  4. ↑ “Exclusive: Is Intel Really Starting To Lose Its Process Lead? 7nm Node Slated For Release in 2022”. 《wccftech.com》. 2016년 9월 10일. 
  5. ↑ “Life at 10nm. (Or is it 7nm?) And 3nm - Views on Advanced Silicon Platforms”. 《eejournal.com》. 2018년 3월 12일. 
  6. ↑ Shahidi, Ghavam G.; Antoniadis, D. A.; Smith, H. I. (December 1988). 《Reduction of hot-electron-generated substrate current in sub-100-nm channel length Si MOSFET's》. 《IEEE Transactions on Electron Devices》 35. 2430–쪽. Bibcode:1988ITED...35.2430S. doi:10.1109/16.8835. 
  7. ↑ “Toshiba and Sony Make Major Advances in Semiconductor Process Technologies”. 《도시바》. 2002년 12월 3일. 2019년 6월 26일에 확인함. 
  8. ↑ “Our Proud Heritage from 2000 to 2009”. 《삼성 반도체》. 삼성그룹. 2019년 6월 25일에 확인함. 
  9. ↑ “IBM, Intel wrangle at 90 nm”. 《EE 타임즈》. 2002년 12월 13일. 2019년 9월 17일에 확인함. 
  10. ↑ “65nm CMOS Process Technology” (PDF). 2020년 5월 16일에 원본 문서 (PDF)에서 보존된 문서. 2019년 6월 20일에 확인함. 
  11. ↑ “90nm Technology”. TSMC. 2019년 6월 30일에 확인함. 
  12. ↑ “IEEE Andrew S. Grove Award Recipients”. 《IEEE 앤드류 S. 그로브상》. 전기전자공학자협회. 2018년 9월 9일에 원본 문서에서 보존된 문서. 2019년 7월 4일에 확인함. 
  13. ↑ “Intel's 10nm Cannon Lake and Core i3-8121U Deep Dive Review”. 2019년 1월 30일에 원본 문서에서 보존된 문서. 
  14. ↑ Elpida's presentation at Via Technology Forum 2005 and Elpida 2005 Annual Report
  15. ↑ “EMOTION ENGINE® AND GRAPHICS SYNTHESIZER USED IN THE CORE OF PLAYSTATION® BECOME ONE CHIP” (PDF). 소니그룹. 2003년 4월 21일. 2019년 6월 26일에 확인함. 

외부 링크

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