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45 nm 공정

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국제 반도체 기술 로드맵에 따라 45 nm 공정은 2007년~2008년경에 제조된 메모리 셀의 평균 하프 피치를 나타내는 MOSFET 기술 반도체 노드이다.

마쓰시타와 인텔은 2007년 말에 45 nm 칩을 양산하기 시작했고, AMD는 2008년 말에 45 nm 칩 생산을 시작했으며, IBM, 인피니언, 삼성그룹, 차티드 반도체는 이미 공통 45 nm 공정 플랫폼을 완성했다. 2008년 말, SMIC는 IBM으로부터 벌크 45 nm 공정을 라이선스하여 45 nm로 전환한 최초의 중국 기반 반도체 회사였다. 2008년, TSMC는 40 nm 공정으로 전환했다.

많은 주요 피처 크기는 포토리소그래피에 사용되는 빛의 파장(즉, 193 nm 및 248 nm)보다 작다. 더 큰 렌즈와 같은 다양한 기술이 서브 파장 피처를 만드는 데 사용된다. 특히 건식 리소그래피가 사용되는 경우 피처 간의 거리를 줄이는 데 도움이 되도록 이중 패터닝도 도입되었다. 45 nm 노드에서 더 많은 레이어가 193 nm 파장으로 패터닝될 것으로 예상된다. 이전에 느슨했던 레이어(예: Metal 4 및 Metal 5)를 248 nm에서 193 nm 파장으로 이동하는 것은 계속될 것으로 예상되며, 이는 193 nm 포토레지스트의 어려움으로 인해 비용을 더욱 증가시킬 가능성이 있다.

High-κ 유전체

칩 제조사들은 누설 전류 밀도를 줄이기 위해 게이트 스택에 새로운 하이-k 재료를 도입하는 것에 대해 처음에는 우려를 표명했다. 그러나 2007년 현재 IBM과 인텔 모두 인텔이 트랜지스터 설계의 근본적인 변화로 간주하는 하이-k 유전체 및 금속 게이트 솔루션을 발표했다.[1] NEC 또한 하이-k 재료를 생산에 도입했다.

기술 데모

  • 2004년에 TSMC는 0.296제곱 마이크로미터 45 nm SRAM 셀을 시연했다. 2008년, TSMC는 40 nm 공정으로 전환했다.[2]
  • 2006년 1월, 인텔은 0.346제곱 마이크로미터 45 nm 노드 SRAM 셀을 시연했다.
  • 2006년 4월, AMD는 0.370제곱 마이크로미터 45 nm SRAM 셀을 시연했다.
  • 2006년 6월, 텍사스 인스트루먼트는 액침 노광의 도움을 받아 0.24제곱 마이크로미터 45 nm SRAM 셀을 선보였다.
  • 2006년 11월, UMC는 액침 노광과 저유전율 유전체를 사용하여 0.25제곱 마이크로미터 미만의 셀 크기를 가진 45 nm SRAM 칩을 개발했다고 발표했다.
  • 2006년에 삼성은 40 nm 공정을 개발했다.[3]

45 nm 기술의 후속 기술은 32 nm, 22 nm, 그리고 14 nm 기술이다.

상업적 도입

마쓰시타 전기 산업은 2007년 6월에 45 nm 공정 기술을 기반으로 한 디지털 소비자 장비용 시스템 온 칩 (SoC) IC를 양산하기 시작했다.

인텔은 2007년 11월에 최초의 45 nm 프로세서인 제온 5400 시리즈를 출시했다.

펜린에 대한 많은 세부 정보는 2007년 4월 인텔 개발자 포럼에서 공개되었다. 후속작은 네할렘이라고 불린다. 중요한 개선 사항[4]에는 새로운 명령어(펜린 새 명령어로도 알려진 SSE4 포함) 및 새로운 제조 재료(가장 중요한 것은 하프늄 기반 유전체)의 추가가 포함된다. 인텔의 45nm 공정은 제곱 밀리미터당 333만 개의 트랜지스터(MTr/mm2)의 트랜지스터 밀도를 가진다.[5]

AMD는 2008년 후반에 45 nm 공정 기술을 사용하여 셈프론 II, 애슬론 II, 튜리온 II 및 페넘 II (일반적으로 성능 순으로 증가)와 상하이 옵테론 프로세서를 출시했다.

2010년에 출시된 엑스박스 360 S는 45 nm 공정으로 제조된 제논 프로세서를 탑재하고 있다.[6]

플레이스테이션 3 슬림 모델은 45 nm 공정으로 셀 브로드밴드 엔진을 도입했다.[7]

예시: 인텔의 45 nm 공정

IEDM 2007에서 인텔의 45 nm 공정에 대한 더 많은 기술적 세부 사항이 공개되었다.[8]

액침 리소그래피가 여기서는 사용되지 않으므로, 리소그래피 패터닝이 더 어렵다. 따라서 이 45 nm 공정에서는 라인 절단 이중 패터닝 방식이 명시적으로 사용된다. 또한 게이트 누설 문제를 해결하기 위해 하이-k 유전체 유전체 사용이 처음으로 도입된다. 32 nm 노드부터 인텔은 액침 노광을 사용하기 시작할 것이다.

  • 160 nm 게이트 피치 (65 nm 세대의 73%)
  • 200 nm 격리 피치 (65 nm 세대의 91%)는 트랜지스터 간 격리 거리 스케일링이 둔화되고 있음을 나타낸다.
  • 더미 구리 금속 및 더미 게이트의 광범위한 사용[9]
  • 35 nm 게이트 길이 (65 nm 세대와 동일)
  • 0.7 nm 전이층을 가진 1 nm 등가 산화막 두께
  • 더미 폴리실리콘 및 다마신 금속 게이트를 사용하는 게이트 후처리 공정
  • 두 번째 포토레지스트 코팅을 사용하여 게이트 끝을 사각형화[10]
  • 탄소 도핑 산화물 및 구리 배선 9개 층, 마지막은 두꺼운 "재분배" 층
  • 로컬 인터커넥트의 경우 원형보다 직사각형에 가까운 접점 모양
  • 무연 패키징
  • 1.36 mA/μm nFET 구동 전류
  • 1.07 mA/μm pFET 구동 전류, 65 nm 세대보다 51% 빠르며, 내장 SiGe 스트레서에서 Ge가 23%에서 30%로 증가하여 정공 이동도가 더 높다.

2008년 Chipworks의 역설계에서[11] 트렌치 접점은 국부 상호 연결 역할을 하는 텅스텐의 "Metal-0" 층으로 형성된 것으로 밝혀졌다. 대부분의 트렌치 접점은 확산을 덮는 게이트와 평행하게 정렬된 짧은 선이었고, 게이트 접점은 게이트와 수직으로 정렬된 훨씬 짧은 선이었다.

최근 네할렘과 아톰 마이크로프로세서 모두 전압 스케일링에 더 잘 맞도록 기존 6개 대신 8개 트랜지스터를 포함하는 SRAM 셀을 사용했다는 것이 밝혀졌다.[12] 이로 인해 면적 손실이 30% 이상 발생했다.

45 nm 기술을 사용하는 프로세서

각주

  1. ↑ “IEEE Spectrum: The High-k Solution”. 2007년 10월 26일에 원본 문서에서 보존된 문서. 2007년 10월 25일에 확인함. 
  2. ↑ “40nm Technology”. TSMC. 2019년 6월 30일에 확인함. 
  3. ↑ “History”. 《삼성전자》. 삼성. 2019년 6월 19일에 확인함. 
  4. ↑ “Report on Penryn Series Improvements.” (PDF). Intel. October 2006. 
  5. ↑ “Intel's 10nm Cannon Lake and Core i3-8121U Deep Dive Review”. 2019년 1월 30일에 원본 문서에서 보존된 문서. 
  6. ↑ “New Xbox 360 gets official at $299, shipping today, looks angular and ominous (video hands-on!)”. AOL Engadget. 2010년 6월 14일. 2010년 6월 17일에 원본 문서에서 보존된 문서. 2010년 7월 11일에 확인함. .
  7. ↑ “Sony answers our questions about the new PlayStation 3”. 아르스 테크니카. 2009년 8월 18일. 2009년 8월 19일에 확인함. .
  8. ↑ Mistry, K.; Allen, C.; Auth, C.; Beattie, B.; Bergstrom, D.; Bost, M.; Brazier, M.; Buehler, M.; Cappellani, A.; Chau, R.; Choi, C.-H.; Ding, G.; Fischer, K.; Ghani, T.; Grover, R.; Han, W.; Hanken, D.; Hattendorf, M.; He, J.; Hicks, J.; Huessner, R.; Ingerly, D.; Jain, P.; James, R.; Jong, L.; Joshi, S.; Kenyon, C.; Kuhn, K.; Lee, K.; Liu, H.; Maiz, J.; Mclntyre, B.; Moon, P.; Neirynck, J.; Pae, S.; Parker, C.; Parsons, D.; Prasad, C.; Pipes, L.; Prince, M.; Ranade, P.; Reynolds, T.; Sandford, J.; Shifren, L.; Sebastian, J.; Seiple, J.; Simon, D.; Sivakumar, S.; Smith, P.; Thomas, C.; Troeger, T.; Vandervoorn, P.; Williams, S.; Zawadzki, K. (December 2007). 〈A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging〉. 《2007 IEEE International Electron Devices Meeting》. 247–250쪽. doi:10.1109/IEDM.2007.4418914. ISBN 978-1-4244-1507-6. S2CID 12392861. 
  9. ↑ Intel Pushes Lithography Limits, Part II
  10. ↑ “Intel 45 nm process at IEDM”. 2008년 12월 2일에 원본 문서에서 보존된 문서. 2008년 9월 2일에 확인함. 
  11. ↑ “analysis”. 2008년 12월 2일에 원본 문서에서 보존된 문서. 2008년 3월 15일에 확인함. 
  12. ↑ 8T SRAM used for Nehalem and Atom
  13. ↑ “Panasonic starts to sell a New-generation UniPhier System LSI”. Panasonic. 2007년 10월 10일. 2019년 7월 2일에 확인함. 

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